问问题描述
VerilogHDL中的Verilog是什么意思，跪求好心人，别让我孤军奋战！
答精选答案
verilog（v）就是一门像c一样的语法，用来描述硬件的。
历史上systemverilog（sv）主要是作为模块化，面向对象验证而提出来的。现在，可综合的sv基本快要干掉v在设计中的地位了。因为它更加完善，更不容易犯错。
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本文概览：verilog（v）就是一门像c一样的语法，用来描述硬件的。历史上systemverilog（sv）主要是作为模块化，面向对象验证而提出来的。现在，可综合的sv基本快要干掉v在设计中的地位了。因为它更加完善，更不容易犯错。