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VERILOGHDL中assign什么意思，在线求解答
答精选答案
1. 知道module的基本框架。
2. 知道怎么写assign，和always块。
3. 其他没有了。编写可综合的verilogHDL就只有这么多了，真的。有了这个砖头和框架，你可以盖高楼。用VerilogHDL做设计不要追求花架子，三板斧足够了。剩下的就是多花心思在电路设计上。关键的东西来了：HDL，硬件描述语言，核心是硬件电路。也就是你必须知道你想要做什么样的电路，你的电路结构是怎样的。至少你必须在头脑中把RTL级的行为构建出来。然后再用assign （组合逻辑）加Always （时序逻辑）把你的想法描述出来。看到规格需求，怎么知道用哪些电路结构来实现它呢？ 这个就有东西好学了。电磁学、电路分析、数字逻辑设计、微机原理、数字系统设计。等等逐层递进。这些已经跟“怎样提高Verilog代码编写水平？”关系不大了。跑题。打住。
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希望本篇文章《VERILOGHDL中assign什么意思》能对你有所帮助！
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本文概览：1. 知道module的基本框架。2. 知道怎么写assign，和always块。3. 其他没有了。编写可综合的verilogHDL就只有这么多了，真的。有了这个砖头和框架，你可以盖高楼。用VerilogHDL做设计不要追求花架子，三板斧足够了。剩下的就是多花心思在电路设计上。关键的东西来了：HDL，硬件描述语言，核心是硬件电路。也就是你必须知道你想要做什么样的电路，你的电路结构是怎样的。至少你必须在头脑中把RTL级的行为构建出来。然后再用assign （组合逻辑）加Always （时序逻辑）把你的想法描