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Verilog中out=!din是什么意思啊，在线蹲一个救命答案，感谢！
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等待嫁给_ing说的不完全对。！是只给din的最低位去反，而且也只赋给out的最低位。全部取反用的是“~”。
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等待嫁给_ing说的不完全对。！是只给din的最低位去反，而且也只赋给out的最低位。全部取反用的是“~”。
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