问问题描述
用verilog写一个8位循环移位器，跪求好心人，别让我孤军奋战！
答精选答案
module barrel_org(s,a_p,b_p);input [2:0] s;input [7:0] a_p;input [7:] b_p;reg [7:0] b_p;always@(a_p or s)begincase(s)3'b000:beginb_p
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希望本篇文章《用verilog写一个8位循环移位器》能对你有所帮助！
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